System Ⅰ¶
理论部分
- 数字的表示和处理
- 数字逻辑基础
- 组合逻辑电路设计
- 时序逻辑电路设计
- 计算单元
- 指令集体系结构
- 处理器
上半部分复习
真题整理见codex
实验部分
Lab 0
- lab 0-1：数字电路仿真环境准备
- lab 0-2：FPGA 实验环境准备
- appendix -- Verilog与电路
Lab 1
- lab 1-1：八选一多路选择器
- lab 1-2：七段数码管译码器设计与应用
Lab 2
- lab 2-1：64位全加法器的实现
- appendix -- 参数式编程
Lab 3
- lab 3-1：时序电路设计 有限状态机
- lab 3-2：计数器 / 定时器 设计与应用
- lab 3-3：乘法器
- appendix -- reg 与 时序电路 / 阻塞赋值
Lab 4
- lab 4-1：卷积模块
- lab 4-2：串口使用
- appendix -- SystemVerilog 高级语法
Lab 5
- lab 5-1：RISC-V 汇编程序设计
- lab 5-2：RISC-V 汇编程序调试
Project
- 单周期 CPU 数据通路设计
- 单周期 CPU 设计
-
多周期处理器
-
处理器差分测试